一般的なタイミング パラメータ (以下にリストされています) を持つ DRAM で、読み取りおよび書き込みレイテンシが約 20 ～ 50 ナノ秒であるとします。タイミング パラメータを変更して、DRAM の読み取りおよび書き込みレイテンシを増やすにはどうすればよいでしょうか。具体的には、読み取りおよび書き込みレイテンシを約 1 マイクロ秒にしたいとします。使用するパラメータは次のとおりです (他のパラメータが重要でリストされていない場合は、そのパラメータを記載してください。重要でない場合や意味がわからない場合は無視できます)。
* tCCD = CAS to CAS command delay (always = half of burst length)
* tRRD = Row active to row active delay
* tRCD = RAW to CAS delay
* tRAS = Row active time
* tRP = Row precharge time
* tRC = Row cycle time
* CL = CAS latency
* WL = Write latency
* tWTR = Write to read delay
私が質問する理由は、さまざまなメモリ アクセス パターンでメモリ アクセス レイテンシの変化がプログラム パフォーマンスに与える影響を調べるために、小さなシミュレーションを実行したいからです。メモリ ハードウェアに関する私の知識はひどく限られています。上記のパラメータを考慮すると、単一アクセスのメモリ レイテンシは、行/列を選択するための tRAS + CL と WL のようなものになると思います。これらが一般的なタイミング パラメータでない場合は、本当に申し訳ありません。よろしくお願いします。
編集：
考えてみると、タイミング パラメーターのセット p1、p2、...、pN があり、読み取り/書き込みレイテンシ X がわかっている場合、p1' = (Y/X)p1、p2' = (Y/X)p2、...、pN' = (Y/X)pN とすることで、目的の読み取り/書き込みレイテンシ Y > X の新しいパラメーターのセット p1'、p2'、...、pN' を取得できますか? 読み取り/書き込みレイテンシが基礎となる DRAM タイミング パラメーターの線形結合である場合、パラメーターを単純にスケーリングして、導出された数量で同等のスケーリングを取得できるはずなので、そうすべきだと思います... ですよね?