理論に従えば（ビット時間、コマンド レート、サイクル時間はすべて仕様の一部であり、DDR4-xxx であると主張するすべてのコンポーネントで真実であり、常に同じでなければならないと仮定します。そうでない場合は修正していただきたいです）、次のようになります。
| タイプ | データレート | ビットタイム | コマンドレート | サイクルタイム | CAS レイテンシ | 最初の単語 (ns) | 4番目の単語（ns） | 8番目の単語（ns） |
|---|---|---|---|---|---|---|---|---|
| DDR4-3200 | 3200 MT/秒 | .313ナノ秒 | 1600MHz | .626ナノ秒 | 21 | 13.15 | 14.09 | 15.34 |
| DDR4-2666 メモリ | 2666 MT/秒 | .375ナノ秒 | 1333 MHz | .750ナノ秒 | 11 | 8.25 | 9.38 | 10.88 |
これは、2666 CAS 11 が生の ns タイミングでほぼ 2 倍高速になる可能性があることを示しています。
これは本当ですか? 理論の一部を省略していませんか? それを実際に観察した人や、実際のアプリケーションで同様のものを測定した信頼できる情報源を知っている人はいますか?
答え1
レイテンシと全体的なモジュール速度を関連のない方法で比較しています。
確かに、CAS レイテンシが低いと初期リクエストの ns タイミングは速くなる可能性がありますが、最近のメモリは通常、より大きなブロックでデータを転送するため、比較すると初期レイテンシの影響はごくわずかです。
の選択RAM 内のアドレスの転送速度は遅くなる可能性がありますが、高速 RAM の周波数が高いほど、実際のデータ転送は速くなります。
「最初のワード (ns)」の時間は 5ns 遅くなる可能性がありますが、大まかに計算すると、高速モジュールは最初の遅延を補うために 80 ビットを連続して転送するだけで済みます (ビット時間を使用すると、5ns ÷ (0.375 - 0.313) = 80.64)。
基本バースト サイズは 8 つの 64 ビット ワードであり、1 秒あたりに送信する読み取り/書き込みコマンドの数を増やすことで、より高い帯域幅が実現されます。
したがって、複数の要求と効率的な使用により、基本転送単位は 80 ビットよりもはるかに長くなる可能性があります。
レイテンシにより初期要求が遅くなり、メモリ アドレスの選択速度に影響しますが、実際のバルク転送は高速モジュールの方がはるかに高速になります。
モジュールは、より高いバルク帯域幅とより高速な信号を実現するために、内部の複雑さが増していますが、複雑さによって遅延が増加するという欠点がありますが、これはほとんどの場合に補われます。
このように考えてみましょう:
システム内のメモリには、読み取り時にこの初期遅延があります。常に特定のブロック サイズが転送され、アドレス ラインの変更に関係なく基本的にその転送が続行されることがわかったら、アドレスを変更して、必要な次のバイト セットを設定できます。
メモリ バンクまたはバッファを使用した内部設定に応じて、遅延の面でほぼゼロのコストで次の転送の準備を整えることができます。理論上は、データはすぐに使用できる状態になっています。
「今あれをやって、次はこれ」という継続的なチェーンを作成することができ、レイテンシは前の転送の背後に隠れていることが多い。よりスマートな電子機器は、より高い周波数でより高い転送速度を実現できる。そしてレイテンシが高くなります。
「遅い」ものすべてが実際に遅いわけではありません。