Обращаясь к теории (и предполагая, что время передачи бита, скорость передачи команд и время цикла являются частью спецификации и должны быть верными и всегда одинаковыми для всех компонентов, позиционирующих себя как ddr4-xxx (хотя я хотел бы, чтобы их поправили, если это не так), мы имеем:
| Тип | Скорость передачи данных | Немного времени | Скорость команды | Время цикла | Задержка CAS | Первое слово (нс) | Четвертое слово (нс) | Восьмое слово (нс) |
|---|---|---|---|---|---|---|---|---|
| ддр4-3200 | 3200 МТ/с | .313 нс | 1600 МГц | .626 нс | 21 | 13.15 | 14.09 | 15.34 |
| ддр4-2666 | 2666 МТ/с | .375 нс | 1333 МГц | .750 нс | 11 | 8.25 | 9.38 | 10.88 |
Он показывает, что 2666 CAS 11 может быть почти в два раза быстрее по сырым таймингам в нс.
Это правда? Я упускаю какую-то часть теории? Кто-нибудь наблюдал это лично или знает надежный источник, который измерял что-то подобное в реальных условиях?
решение1
Вы сравниваете задержку и общую скорость модуля способом, который не имеет отношения к делу.
Конечно, ns-тайминги первоначального запроса могут быть быстрее при меньшей задержке CAS, но в наши дни память обычно передает данные более крупными блоками, а это значит, что начальная задержка по сравнению с этим незначительна.
Theвыборадреса в оперативной памяти может быть медленнее, но более высокая частота более быстрой оперативной памяти означает, что фактическая передача данных происходит быстрее.
Время «первого слова (нс)» может быть на 5 нс медленнее, но при грубом расчете более быстрому модулю нужно передать всего 80 бит подряд (используя время передачи бита: 5 нс ÷ (0,375 - 0,313) = 80,64), чтобы компенсировать эту первоначальную задержку.
Базовый размер пакета составляет восемь 64-битных слов, а более высокая пропускная способность достигается за счет отправки большего количества команд чтения/записи в секунду.
Таким образом, базовая единица передачи может быть намного длиннее 80 бит при многократном запросе и эффективном использовании.
Задержка замедляет первоначальный запрос и влияет на скорость выбора адреса памяти, но фактическая скорость массовой передачи данных намного выше в высокоскоростных модулях.
Внутренняя сложность модулей постоянно увеличивается с целью достижения более высокой пропускной способности и более быстрой передачи сигналов. Недостатком является то, что сложность увеличивает задержку, но это почти всегда компенсируется.
Подумайте об этом так:
Память в вашей системе имеет эту начальную задержку при чтении. Как только вы узнаете, что она всегда будет передавать определенный размер блока и, по сути, продолжит эту передачу независимо от изменений в адресных строках, вы можете изменить адрес, чтобы настроить следующий набор байтов, который вам нужен.
В зависимости от банков памяти или внутренней настройки с буферами вы можете по сути настроить все для следующей передачи с почти нулевыми затратами в плане задержки. Теоретически данные могут быть готовы к отправке.
Вы можете создать непрерывную цепочку «теперь вы делаете это, это следующее» с задержками, в основном скрытыми за предыдущей передачей. Более умная электроника может достигать более высоких скоростей передачи на более высоких частотахиболее высокие задержки.
Не все, что «медленнее», на самом деле медленнее.