透過理論（假設位元時間、命令速率和週期時間都是規範的一部分，並且對於所有聲稱是 ddr4-xxx 的組件來說必須是真實的並且始終相同——如果它們是正確的，我希望得到糾正）不是），我們有：
| 類型 | 數據速率 | 位元時間 | 指令率 | 週期 | CAS 延遲 | 第一個單字（ns） | 第四個字（ns） | 第八個字（ns） |
|---|---|---|---|---|---|---|---|---|
| DDR4-3200 | 3200 公噸/秒 | .313奈秒 | 1600兆赫 | .626奈秒 | 21 | 13.15 | 14.09 | 15.34 |
| DDR4-2666 | 2666 公噸/秒 | .375奈秒 | 1333兆赫 | .750奈秒 | 11 | 8.25 | 9.38 | 10.88 |
它表明 2666 CAS 11 的速度幾乎是原始 ns 計時的兩倍。
這是真的？我是否遺漏了理論的某些部分？有沒有人第一手觀察到這一點，或者知道有可靠的來源在現實世界的應用程式上測量了類似的東西？
答案1
您正在以不相關的方式比較延遲和整體模組速度。
當然，隨著 CAS 延遲的降低，初始請求的 ns 計時可能會更快，但如今記憶體通常以更大的區塊傳輸數據，這意味著相比之下，初始延遲影響可以忽略不計。
這選擇RAM 中位址的傳輸速度可能會較慢，但較快的 RAM 頻率較高意味著實際資料傳輸速度會更快。
「第一個字 (ns)」時間可能慢 5ns，但粗略計算，更快的模組只需連續傳輸 80 位元（使用位元時間：5ns ÷ (0.375 - 0.313) = 80.64）即可彌補對於最初的延遲。
基本突發大小為 8 個 64 位元字，透過每秒發送更多讀取/寫入命令來實現更高的頻寬。
因此，一個基本傳輸單元可以遠遠超過 80 位，可以滿足多個請求和高效使用。
延遲會減慢初始請求並影響記憶體位址選擇速度，但在高速模組中實際的批次傳輸要高得多。
為了實現更高的頻寬和更快的訊號發送，模組的內部複雜性不斷增加，其缺點是複雜性增加了延遲，但幾乎總是可以得到補償。
可以這樣想：
系統中的內存在讀取時存在初始延遲。一旦您知道它總是要傳輸特定的區塊大小，並且無論地址線如何更改，本質上都會繼續該傳輸，然後您可以更改地址以設定您想要的下一組位元組。
根據記憶體條或緩衝區的內部設置，您基本上可以為下一次傳輸進行設置，延遲成本幾乎為零。理論上，數據可以隨時使用。
您可以創建一個持續的鏈“現在您正在這樣做，接下來是這個”，其中延遲大部分隱藏在先前的傳輸後面。更智慧的電子設備可以在更高的頻率下實現更高的傳輸速率和更高的延遲。
並非所有「較慢」的事物實際上都較慢。